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Link zu diesem Datensatz https://d-nb.info/1356852157
Titel Gate Layout and Process Reliability Co‐Optimization in High‐Speed Vertical III–V Nanowire Metal‐Oxide‐Semiconductor Field‐Effect Transistor Technology
Person(en) Sandberg, Marcus E. (Verfasser)
Löfstrand, Anette (Verfasser)
Svensson, Johannes (Verfasser)
Fhager, Lars (Verfasser)
Umfang/Format Online-Ressource (pdf)
Persistent Identifier URN: urn:nbn:de:101:1-2502191308325.379847222640
DOI: 10.1002/pssa.202400690
URL https://doi.org/10.1002/pssa.202400690
Zeitliche Einordnung Erscheinungsdatum: 18.02.2025
Sprache(n) Englisch (eng)
Beziehungen Enthalten in: Physica status solidi / A / Applications and materials science (18.02.2025. 6 S.)

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